OrCAD10.3是OrCAD a Cadence product family 公司于2004年11月推出的电子设计自动化（EDA）软件系统。其中包括三个主要部分： 锁定元件信息系统的原理图输入器（Capture CIS）； 模拟和混合信号仿真（PSpice A/D）和其高级分析（PSpice –AA）； 印刷电路板设计（Layout Plus）形成Gerber文件可与Protel等PCB软 .. [查看全文]

练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源 .. [查看全文]

摘要：555定时器作为应用广泛的一种数字一模拟混合集成电路，其原理分析比较复杂。作者在文中应用PSPICE对555定时器构成的施密特触发器、单稳态触发器和多谐振荡器的工作特性进行了仿真分析和研究，针对PSPICE 中555定时器构成的多谐振荡器不起振的问题提出了模拟振荡电路的有效起振方法，对电子电路的分析与设计具有一定 .. [查看全文]

VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,再调用仿真. Vcs包括两种调试界面:Text-based:Command Line Interface(CLI) 和 GUI-based(VirSim);仿真主要的两个步骤是编译,运行: >vcs design.v //编译verilog的源文件并且生成一个 .. [查看全文]

CAM（Content Addressable Memory，内容可寻址存储器）是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较，迅速判断出输入数据是否与CAM中的存储数据项相匹配，并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。 本文介绍一种用Ve .. [查看全文]

摘要:介绍了LED显示屏灰度的显示方法, 着重于显示屏设计中驱动控制方式的若干算法参数。根据这些算法参数,从系统的角度提出LED显示屏灰度控制完整算法。给出基于Cyclone ii芯片的Nios II系统的设计框图,并得到在Quartus II中的仿真结果。 1 系统设计 LED显示屏控制系统由视频采集系统、主控系统、数据分配电路和LED恒流驱动电 .. [查看全文]

第9章 仿真的故障排除 在运行高级分析工具的过程中，由于操作失误、参数设置不合理等方面的原因，常常出现错误信息或者系统仿真不能运行等情况，用户往往得不到理想的分析结果，面对这些存在的难题，不能坐着发闷，要积极的解决问题。本章主要介绍运用故障排除分析工具解决存在问题的使用方法及高级分析中一般性故障的解决方 .. [查看全文]

一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

第7章 电应力（Smoke）工具的使用 电子电路在工作过程中，常因某（些）个元器件承受的热电应力超出其安全工作条件，降低其可靠性，严重地导致冒烟烧毁。因此，“冒烟报警”提高电路工作的可靠性，对一些安全性要求较高的电路（网络）采用降额设计已纳入电子工程师视野。本章结合电路实例简介可靠性、降额设计的基 .. [查看全文]

一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师 .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS PORT( f, p, d: INSTD_LOGIC:='0'; speed : inSTD_LOGIC_VECTOR(1 downto 0); coil : OUTSTD_LOGIC_VECTOR(3 downto 0) ); END step_motor; ARCHITECTURE behavior OF s .. [查看全文]

问：我在ISE4.1中，用fpga express verilog编译的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改进? 答： 4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工具 .. [查看全文]