debussy和modelsim协同仿真(VHDL)
2012-06-02 18
1、 编辑modelsim根目录下的modelsim.ini文件,将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。 2、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中 3、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录 4、 .. [查看全文]
从实例中学习OrCAD-PSpice 10.3-AA(第二章 OrCAD 10.3的结构)
2012-06-02 14
OrCAD10.3是OrCAD a Cadence product family 公司于2004年11月推出的电子设计自动化(EDA)软件系统。其中包括三个主要部分: 锁定元件信息系统的原理图输入器(Capture CIS); 模拟和混合信号仿真(PSpice A/D)和其高级分析(PSpice –AA); 印刷电路板设计(Layout Plus)形成Gerber文件可与Protel等PCB软 .. [查看全文]
针对C语言编程者的Verilog开发指南
2012-06-02 13
本文举例说明了如何用软件实现脉宽调制(PWM),如何将该设计转换成一个可以在FPGA中运行的逻辑块,并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容,没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。 在不远的将来,嵌入式系统设计师将能够根据哪个更有利于解决设 .. [查看全文]
Altera FPGA、CPLD 学习笔记
2012-06-02 9
1.硬件设计基本原则 速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约;反之,如果一个设计的时序要求很高,普通方法达不到设计频率,那么可以通过数据流串并转换,并行复制多个操作模块,对整个设计采用 & .. [查看全文]
一种基于移位寄存器的CAM的Verilog HDL实现
2012-06-02 8
CAM(Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的存储数据项相匹配,并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。 本文介绍一种用Ve .. [查看全文]
如何搭建Xilinx FPGA开发环境
2012-06-02 风子心 5
一、计算机硬件环境要求 : 1、操作系统: Microsoft Windows XP Home Edition SP2 2、基本配置: A、处理器:Intel CPU T2050 1.6GHz B、内存:512MB C、硬盘:60GB(其中软件安装的空问需要3GB) 补充: 上面的配置为笔记本的配置。因此对显卡没有什么特殊的要求。有条件的话,尽可能选择更高的配置。这样软件跑起来会更快。 .. [查看全文]
SystemVerilog语言简介
2012-06-02 39
SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE 1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发,它主要定位在芯片的 .. [查看全文]
基于单片机的复杂可编程逻辑器件快速配置方法
2012-06-02 12
基于SRAM(静态随机存储器)的可重配置PLD(可编程逻辑器件)的出现,为系统设计者动态改变运行电路中PLD的逻辑功能创造了条件。PLD使用SRAM单元来保存配置数据。这些配置数据决定了PLD内部的互连关系和逻辑功能,改变这些数据,也就改变了器件的逻辑功能。由于SRAM的数据是易失的,因此这些数据必须保存在PLD器件 .. [查看全文]
Verilog HDL设计练习进阶(二)
2012-06-02 8
练习二. 简单时序逻辑电路的设计 目的:掌握基本时序逻辑电路的实现。 在Verilog HDL中,相对于组合逻辑电路,时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型,我们通常使用always块和 @(posedge clk)或 @(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。 // half_clk.v: module half_clk( .. [查看全文]
固定几何结构的FFT算法及其FPGA实现
2012-06-02 9
1.引言 DFT及其快速算法FFT是信号处理领域的核心组成部分。FFT算法多种多样,按数据组合方式不同一般分时域和频域,按数据抽取方式的不同又可分为基2,基4等。各算法的优缺点视不同的制约因素而不同。FFT的实现方法也多种多样,可以用软件实现,也可以用硬件实现,用软件在PC机或工作站上实现则计算速度很慢。一般多结合 .. [查看全文]
Verilog交通灯控制器程序
2012-06-02 5
交通灯控制器 /* 信号定义与说明: CLK: 为同步时钟; EN: 使能信号,为1 的话,则控制器开始工作; LAMPA: 控制A 方向四盏灯的亮灭;其中,LAMPA0~LAMPA3,分别控制A 方向的 左拐灯、绿灯、黄灯和红灯; LAMPB: 控制B 方向四盏灯的亮灭;其中,LAMPB0 ~ LAMPB3,分别控制B 方向的 左拐灯、绿灯、黄灯和红灯; ACOU .. [查看全文]
基于FPGA的多路脉冲重复频率跟踪器
2012-06-02 12
摘要:在反辐射导弹的雷达导引头中,信号跟踪器的实时性是影响系统性能的重要因素之一。介绍了利用高性能FPGA丰富的资源实现的多路脉冲重复频率跟踪器,它解决了在密集信号环境下信号跟踪的实时性问题,减小了系统体积。经过实验验证,其各项指标均达到了设计要求。 随着高科技的迅速发展,现代战争已经不仅是传统意义战场上 .. [查看全文]

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