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Multisim 10仿真实验
2012-06-02
10
一、 实验目的 熟悉并掌握Multisim10对单片机的仿真过程。 加深对单片机硬件以及软件理论知识的理解。 二、 实验原理 1、Multisim10 美国国家仪器公司下属的ElectroNIcs Workbench Group在今年年初发布了Multisim 10。新版的Multisim10,加入了MCU模块功能,可以和8051等单片机进行编程联调,该软件元件丰富,界面直观,虚拟 .. [
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汽车车灯控制系统的VHDL语言实现
2012-06-02
郑应民
7
当前数字电路系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。利用大规模可编程逻辑器件CPLD(Complex Programmable Logic Device)进行ASIC设计,可以直接面向用户需求,根据对系统的功能要求自上而下地逐层完成相应的描述、综合、优化、仿真与验证,直到生成元器件。目前,系统级的仿真工具也已出现.这样可以大 .. [
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在Nexar上实现一个完整的嵌入式系统
2012-06-02
7
以下我们将结合一个实例来简要介绍一下如何在Nexar上实现一个完整的嵌入式系统设计过程。 首先:创建一个新的FPGA工程 1、选择菜单[menus]File>>New>>FPGA Project,在工程栏中将会显示新建的FPGA工程名,选择菜单[menus]File>>Save Project,在对话框中修改工程名称,然后Save。在工程栏中选择File View选项,在工程 .. [
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Nios II开发常见问题
2012-06-02
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许多朋友在进行Nios II系统的学习,开发中,常常会遇到许多问题;我也会经常接到许多E-Mail,以及电话,询问一些nios开发中的问题。我对这些问题进行了总结,写成了这篇文章。如果本文能对您有一点点帮助,我都会感到非常高兴。 对于许多问题,您仍然需要参考Altera提供的官方参考文档以及随机的help文档。 一。硬件相关: 1.EP .. [
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fir滤波器的Verilog程序
2012-06-02
31
`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date:17:01:38 10/09/06 // Design Name: // Module Name:ppeifir // Project Name: // Target Device: // Tool versions: // Description:用Verilog编写的fir滤波器程 .. [
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VHDL的CRC编码器的设计
2012-06-02
郑春来
28
CRC码是线性分组码的一个重要子集,它是为了保证通信系统中的数据传输可靠性而采取的信道编码技术。CRC码除了具有分组码的线性外,还具有循环性,其码字结构一般用符号(n,k)表示,其中,n是该码组中的码元数,k是信息码位数,r=n-k是监督码元位数。循环码具有许多特殊的代数性质,这些性质有助于按照要求的纠错能力系统地 .. [
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SPI串行总线接口的Verilog实现
2012-06-02
孙丰军 余春暄
15
摘 要:集成电路设计越来越向系统级的方向发展,并且越来越强调模块化的设计。SPI(Serial Peripheral Bus)总线是Motorola公司提出的一个同步串行外设接口,容许CPU 与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点,介绍了其4条信号线,SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款 .. [
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怎样写testbench
2012-06-02
9
本文的实际编程环境:ISE 6.2i.03 ModelSim 5.8 SE Synplify Pro 7.6 编程语言 VHDL 在ISE 中调用ModelSim 进行仿真 一、 基本概念和基础知识 Testbench 不仅要产生激励也就是输入,还要验证响应也就是输出。当然也可以只产生激励,然后通过波形窗口通过人工的方法去验证波形,这种方法只能适用于小规模的设计。 在ISE 环境中, .. [
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VCS仿真指南
2012-06-02
ahan
16
VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,再调用仿真. Vcs包括两种调试界面:Text-based:Command Line Interface(CLI) 和 GUI-based(VirSim);仿真主要的两个步骤是编译,运行: >vcs design.v //编译verilog的源文件并且生成一个 .. [
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用Verilog-HDL做CPLD设计(时序逻辑电路的实现)
2012-06-02
常晓明 李媛媛
22
Verilog-HDL与CPLD/FPGA设计应用讲座 第 8 讲 用Verilog-HDL做CPLD设计 时序逻辑电路的实现 8.1 闪烁灯的实现 8.2 流水灯的实现 8.3 可编程单脉冲发生器 在第七讲中,已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是:在任意时刻,电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则不同于它,其特点是:在任意 .. [
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基于FPGA的高速数据采集系统接口设计
2012-06-02
黄伟,罗新民
14
当前,越来越多的通信系统工作在很宽的频带上,对于保密和抗干扰有很高要求的某些无线通信更是如此,随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高,在某些电子信息领域,要求处理的频带要尽可能的宽、动态范围要尽可能的大,以便得到更宽的频率搜索范围,获取更多的信息量。因此,通信系统对信号处理 .. [
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从实例中学习OrCAD-PSpice 10.3-AA(第6章 蒙特卡洛工具)
2012-06-02
32
第6章 蒙特卡洛(Monte Carlo)工具的使用 PSpice一直重视所设计的电路,要能适合于批量生产的需要。现在PSpice10.3单独设立Monte Carlo工具,使这一项工作得到加强。本章先简介容差分析的基本概念,其后重点介绍Monte Carlo工具的使用方法。 6.1容差分析 前几章所述电路分析法时,已经提过只将元件视作理想元件按标称值进 .. [
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