这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软 .. [查看全文]

奇数次分频器 module count(out,clk,clr); parameter N=5; output out; input clk,clr; reg out1,out2; reg [N/2:0] count1,count2; always @(posedge clk or posedge clr ) if(clr) begin count1=0; out1=0; end elsebegin count1 = count1 + 1; if( count1 == ((N+1)/2)) out1 =!out1; else if (count1==N) begin out1=~out1; coun .. [查看全文]

液晶显示器(LCD)由于具有工作电压低、功耗低、体积小、显示信息量大、寿命长、不产生电磁辐射污染、可以显示复杂的文字及图形等优点，液晶显示器已被广泛应用于各种仪器仪表、电子设备及控制领域中，成为测量结果显示和人机对话的重要工具。液晶显示器按其功能可分为笔段式和点矩阵式液晶显示器，后者又可以分为字符点阵式 .. [查看全文]

关于JTAG的原理，大家可以参考OPEN-JTAG 开发小组写的《ARM JTAG 调试原理》。JTAG、BDM 都比较类似，实际上是将仿真功能嵌入到芯片内部，接上比较简单的调试工具就可以进行开发了，省掉了高价的仿真器。 JTAG 调试用到了 TCK、TMS、TDI、TDO 和 TRST这几个脚。其中 TRST 是用来对 TAP controller进行复位的，它 .. [查看全文]

在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但是对于板外信号，或者板内其他干扰造成较大的抖动时只好采用积分电路来滤波，即串一个电阻还要并一个电容接地。 同样在VHDL中我们可以采用类似的办法，对于小于触发器建立时间的毛刺可以用时钟打一下实现 .. [查看全文]

运用NIOS II_IDE向导，在niosII_cyclone_1c20small下新建一个hello_led工程。 其中hello_led.c是这样写IO口的： IOWR_ALTERA_AVALON_PIO_DATA(LED_PIO_BASE, led); 首先在altera_avalon_pio_regs.h找到定义 代码 #include #define IORD_ALTERA_AVALON_PIO_DATA(base) IORD(base, 0) #define IOWR_ALTERA_AVALON .. [查看全文]

随着半导体技术以及计算机软硬件技术的飞速发展，对于图像的显示的控制技术也呈现出越来越多的方式。本文介绍了一种基于NIOS II软核处理器实现对LCD-LQ057Q3DC02控制的新方法。在设计中利用FPGA的Altera的SOPC Builder定制NIOS II软核处理器及其与显示功能相关的“软” 硬件模块来协同实现显示控制的软硬件设 .. [查看全文]

想要调用PSpice–AA进行电路优化设计，一般是先进行灵敏度（Sensitivity）分析：以便确定电路中对电路特性影响最大的关键元件参数进行优化。OrCAD9.2以前版本的灵敏度分析，由于有大量数据输出问题没有解决，故只局限于作直流灵敏度分析，置于直流工作点分析内。 直流灵敏度分析：虽然电路特性完全取决于电路中的元器 .. [查看全文]

--文件名：ADC0809.vhd --功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 --最后修改日期：2004.3.20 library ieee; use ieee.std_logic_1164.all; use ieee.std .. [查看全文]

一、 实验目的 熟悉并掌握Multisim10对单片机的仿真过程。 加深对单片机硬件以及软件理论知识的理解。 二、 实验原理 1、Multisim10 美国国家仪器公司下属的ElectroNIcs Workbench Group在今年年初发布了Multisim 10。新版的Multisim10，加入了MCU模块功能，可以和8051等单片机进行编程联调，该软件元件丰富，界面直观，虚拟 .. [查看全文]

可综合的Verilog FIFO存储器 This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is 4 and the FIFO width is 32 bits. The input/output p .. [查看全文]

/*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后，可以产生一个 .. [查看全文]