想出了一个半整数分频的VHDL语言描述 其实很多问题只要你耐心,也是比较容易的 写出来与大家共享,共同讨论,半整数分频当然还有其他的方法 我认为这种看起来蛮简单的 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity abc is port(clk:in std_logic; dout:out std_logic); end abc; architecture x ..
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由于modelsim命令模式查看波形不方便,所以我们在仿真结束后查看波形进行查看,就需要存储波形。下面是网上的一点东西,给我的仿真带来了方便。 VCD system task calls in the Verilgsource code. .可以通过在源代码中添加语句来实现 initial begin $Dumpfile("./test.fsdb"); $Dumpvars(0,test); #60000000 $finis ..
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