最近对状态机产生了兴趣。看了老外的文章才知道这个领域真是旷阔无边，他们做学问的态度实在是扎实。所以先做个读书笔记。 状态机的性能指标太多，我能力有限，目前在考察范围内的只有所需的逻辑资源和简单的时序特性两项指标。 影响一个状态机的性能有多个因素，包括状态集合的编码、状态机的HDL编写方式、所采用的器件结构， .. [查看全文]

摘要：差分放大电路作为集成运算放大器的输入级电路.具有电路结构复杂、分析繁琐的特点，一直是模拟电子技术设计与分析中的难点。PSPICE作为著名的电路设计与仿真软件，具有仿真速度快、精度高等优点。本文应用PSPICE对差分放大电路的工作特性进行了较全面的仿真，利用PSPICE分析、研究了差分放大电路的时域响应、频率响 .. [查看全文]

摘要 ：本文介绍了两种用于嵌入式系统的数字图像采集接口方法，I/O接口和内存直接写入。在对采集速度要求不高的应用中，I/O接口方法可以简化接口电路设计，减少系统资源。对于要求实时进行图像处理的系统，直接写入内存法可以在不需要处理器干预的情况下，直接将图像数据写入系统存储区内，实现高速图像采集。 一、引言 随着半 .. [查看全文]

1 引言 EDA技术是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编辑、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC(Application Specific Integrated Circuit)芯片中 .. [查看全文]

这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1 为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是 .. [查看全文]

Quartus II是一款功能强大的EDA软件。在这个集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。 Quartus II以工程（Project）为单位管理文件。保证了设计文件的独立性和完整性。 由于Quartus II功能众多，每一项功能都对应一个甚至多个文件类型。在使用 .. [查看全文]

摘要：在计算机数值计算中，数值经常是以BCD码进行运算的.因而BCD校验电路是一个非常重要的硬件逻辑。其不但影响到数值计算的正确与否，还对整个运算的速度有着决定作用。本文首先分析了BCD码校验原理，进而从并行、串行两种电路结构分析了BCD码校验逻辑。最后提出了一种高效，快速的BCD 码验证电路并对其进行了仿真。 引 .. [查看全文]

摘要：根据PC机作上位机和下位机的CPLD串行通信的特点，简介上位机VB程序的编写；详述在EDA软件MAXPLUSII的环境下，利用AHDL语言，编写下位机程序。此设计具有波特率高、传输准确等优点，并下载到芯片通过硬件试验验证。 引言 用CPLD（复杂可编程逻辑器件）设计乃至仿真、验证、利用ISP（在系统可编程）对硬件调试都非 .. [查看全文]

1. 引言 对于用于视频图像处理的DSP 来说,由于前端的A/D 采集速度较低,一般为了减少DSP 的开销,在视频采集A/D 和DSP之间接入先进先出存储器(FIFO) 作为缓冲。基于先进先出存储器(FIFO) 的多样性,一般在视频采集与微处理器模块之间很少提供无缝接口。传统的方法是用简单的逻辑电路实现很少一部分接口控制，大多数是通过软件 .. [查看全文]

第一章 介绍 本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过 .. [查看全文]

摘要：本文主要介绍了基于FPGA技术实现与PC串行通信的过程，给出了各个模块的具体实现方法，分析了实现结果，验证了串行通信的正确性。 引言 串行通信即串行数据传输，实现FPGA与PC的串行通信在实际中，特别是在FPGA的调试中有着很重要的应用。调试过程一般是先进行软件编程仿真，然后将程序下载到芯片中验证设计的正确性 .. [查看全文]

在测量与仪器仪表领域,经常需要对数字信号的脉冲宽度进行测量｡这种测量通常采用脉冲计数法,即在待测信号的高电平或低电平用一高频时钟脉冲进行计数,然后根据脉冲的个数计算待测信号宽度,如图1所示｡待测信号相对于计数时钟通常是独立的,其上升､下降沿不可能正好落在时钟的边沿上,因此该法的最大测量 .. [查看全文]