第一章 Modelsim编译Xilinx库 本章介绍如何编译HDL必须的Xilinx库和结构仿真。 创建将被编译库的目录 在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下。（假设Modelsim的安装目录是“$Modeltech_6.0”，ISE的安装目录是“$Xilinx”） 在“$Modeltech_6.0/”目录下建 .. [查看全文]

在现今的数字系统设计中，以“嵌入式微控制器+FPGA”为核心的体系结构因其强大的处理能力和灵活的工作方式而被广泛采用。嵌入式微控制器的优势在于将微处理器内核与丰富多样的外围接口设备紧密结合，在提供强大的运算、控制功能的同时，降低了系统成本和功耗，因而适合作为数字系统的控制核心；FPGA的优势在于 .. [查看全文]

异步串行通信要求的传输线少，可靠性高，传输距离远，被广泛应用于微机和外设的数据交换。实现串口通信主要需要完成两部分工作： 将串口电平转换为设备电路板的工作电平，即实现RS-232电平和TTL/CMOS电平的转换； 接收并且检验串行的数据，将数据变成并行的并提供给处理器处理。 实现RS-232电平和TTL/CMOS电平转换可以用 .. [查看全文]

一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。 二：verilog语句结构到门级的映射 连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽 .. [查看全文]

随着CCD(电荷耦合器件)和CMOS(互补金属氧化物半导体)图像传感器制造工艺的发展，图像传感器的分辨率越来越高，如果要实时显示图像传感器采集到的图像，则要求图像处理芯片有较高的运行速度，但由于需要处理的数据量太大，一般的数字信号处理器很难直接输出分辨率为1024×768，帧频为60 Hz的标准XGA信号。这就需要对DS .. [查看全文]

介绍 软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。IF处理将数字信号处理的领域从基带扩展到RF。支持基 .. [查看全文]

摘要：综合问题是FPGA设计过程中的关键环节，综合的结果就是系统设计的硬件结构，决定了系统的性能.文章通过RTI 电路模型来分析代码风格对综合结果的影响，介绍了著名的DC综合器的综合约束模型.为FPGA设计者提供最佳的综合设计策略. 随着计算机技术和微电子技术的发展，ASIC(Application Specific Integrated Circuit，专用 .. [查看全文]

在同步电路设计中，边沿检测是必不可少的！ 例如：在一个时钟频率16MHz的同步串行总线接收电路里，串行总线波特率为1Mbps。在串行总线的发送端是在同步时钟（1MHz）的上升沿输出数据，在接收端在同步时钟的下降沿对输入数据进行接收采样。在这个接收电路里检测同步时钟的下降沿是必不可少的。假设主时钟-clk，同步时钟-r .. [查看全文]

对双向端口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。 例子： CODE: module dual_port ( .... inout_pin, .... ); inout inout_pin; wire inout_pin; wire input_of_inout; wire output_of_inout; wire out_en; assign input_ .. [查看全文]

Altera公司的Nios是基于RISC技术的通用嵌入式处理器芯片软核,它特别为可编程逻辑进行了优化设计,也为可编程单芯片系统(SOPC)设计了一套综合解决方案。Nios采用改进的哈佛存储器结构,CPU带有分离的数据和程序存储器总线控制,并具备高速缓存、中断处理功能。与其他传统的CPU相比,Nios指令系统可通过自定义指令和标准CPU选 .. [查看全文]

正交频分复用(OFDM)是一种多载波调制技术，可以有效地对抗频率选择性衰落和窄带干扰，并且有较高的频谱利用率。OFDM技术已经成功地应用于非对称数字用户环路(ADSL)、数字音频广播(DAB)、高清晰度电视(HDTV)、电力线载波通信(PLC)、无线局域网(WLAN)等系统中。典型的OFDM基带收发机如图1所示，其中的多载波调制/ .. [查看全文]

1. 修改你的系统结构设计，或者VERILOG代码： 这个是最好的方法，另外一个是加TIMING CONSTRAINTS，这个我呆会儿说。具体的方法很多，比如切割大的逻辑，用一个大CLK(比如10NS)完成的大逻辑切割成两个小CLK（6NS）完成的小逻辑，这样虽然延时增加了，但是系统的频率上去了，你的设计就可以突破这个BOTTLE NECK. 那 .. [查看全文]