1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元 .. [查看全文]

--文件名：ADC0809.vhd --功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 --最后修改日期：2004.3.20 library ieee; use ieee.std_logic_1164.all; use ieee.std .. [查看全文]

问：我在ISE4.1中，用fpga express verilog编译的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改进? 答： 4.1i支持用Modelsim XE实现行为级仿真和时间仿真，5.1I也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1结合比较好的验证工具 .. [查看全文]

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]

SDRAM接口的VHDL设计 RAM（随机存取存储器?犑且恢衷诘缱酉低持杏τ霉惴旱钠骷?，通常用于数据和程序的缓存。随着半导体工业的发展，RAM获得了飞速的发展，从RAM、DRAM(Dynamic RAM，即动态RAM)发展到SDRAM(Synchronous Dynamic RAM，即同步动态RAM)，RAM的容量越来越大、速度越来越高，可以说存储器的容 .. [查看全文]

在此之前，我曾经过介绍过如何建立最小（small)的nios系统（见文章nios无痛入门）。在这儿，我将要介绍如何建立一个常用的标准（Standard）Nios系统。如果本文能对您有一点点帮助，我都会感到非常高兴。 在本文中，我只挑要点讲一下，关于软件的详细使用指南，请您参考官方提供的help文档。我使用本站设计的ezNiosDK C6B开发 .. [查看全文]

哥们我也是第一次正儿八经搞NIOS II，很多奇怪的问题都被俺碰上了，从头到尾一共花了将近一个月，终于把NIOS给活生生跑起来了。虽然浪费了很多时间，但经验值了提高了一些。 现在把FLASH的问题写一下给大家分享，希望能对各位有点帮助。 NIOS II的手册说的很明白，只支持具有CFI接口的FLASH器件。用AMD和INTEL的肯定没有 .. [查看全文]

1.硬件设计基本原则 速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用 & .. [查看全文]

摘要：直接数字频率合成器DDS具有极高的分辨率、频率转换速度快、相位噪声低等优点。以ALTERA公司的CPU软核Nios为基础，利用Quartus II软件和Sopc Builder，采用两级DDS和动态分频法，提高了信号源的精度。采用双口ROM可以很方便的同时输出两路具有一定相位差的信号，而且频率幅度可调。另外着重介绍了怎样用Matlab产 .. [查看全文]

VHDL 是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言 Verilog HDL 相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且 VHDL 具有设计重用、大型设计能力、 .. [查看全文]

市面上尤其是学校里面可以看到Xilinx公司或者Altera公司各种不同的开发板，其实只有两个大类，CPLD开发板和FPGA开发板。尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点: ①CPLD更适合完成各种组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富 .. [查看全文]

怎样用modelsim做后仿（编译工具采用quatus） step1： 在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。 step2： 编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。 step3： 在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件 .. [查看全文]