在数字电路中,常需要对较高频率的时钟进行分频操作,得到较低频率的时钟信号。我们知道,在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE ..
[查看全文]
对三根线进行串扰仿真,发现当victim nets 为high 时,如果aggressor net 为fall,则串扰比较小,如果aggressor net 为rise 时,串扰很大。同理当victim nets 为low 时,如果aggressor net 为rise,则串扰比较小,如果aggressor net 为fall 时,串扰很大。而且两者相差很大,实际上是不是这样的呢?那我们最终是不是要用大的那 ..
[查看全文]