（注：最近自己准备做后仿真，到坛子里看看了，发现一开始建库就是一个很大的问题。为了便以自己学习也为了给大家省点事，我花了十来个小时整理了一些资料，全部资料来自edacn.net/bbs的ModelSim的〈库〉，在下面的资料中不能一一列出作者，请各位网友多多包涵。下面的资料是大家的成果。by CHY 07.04.05） 1. modelsim怎 .. [查看全文]

本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC-Verilog在最大效率下仿真一个设计和测试平台。 文中的命令行选项语法采用单步启动的方式（ncverilog +），这些选项也适合多步启动模式（ncvlog, ncelab, 或ncsim）。 安装最新发布的软件 首先确认你是否安 .. [查看全文]

摘要：文章设计了一种可应用于逆变器的、用FPGA 实现的二阶全数字锁相环（DPLL）。此锁相环用比例积分方法替代传统锁相系统中的环路滤波（LF），用相位累加器实现数控振荡器（DCO）的功能。具有输出相位连续、分辨率高等优点。分析了它的原理和结构，给出了关键部件的verilog 代码及仿真结果。仿真结果表明了设计的正确性 .. [查看全文]

近年来，DSP在SVPWM(空间矢量脉宽调制)控制领域得到了广泛应用。但是使用DSP单核心的控制方法仍然存在一些缺陷：基于软件的：DSP在实现SVPWM触发信号时需要较长的时钟周期；微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。针对以上问题，本文提出了一种利用FPGA实现的SVPWM信号发生器，系统结构如图1所示 .. [查看全文]

摘要：以I2C总线协议为根据。用有限状态机(FSM:Finite State Machine)设计了基于FPGA的I2C初始化程序模块。主要内容包括简述I2C总线的特点；介绍用FPGA中FSM开发I2C总线模块时的设计思想和实现过程；给出并解释了部分用Verilog HDL描述I2C总线初始化SAA7111和SAA7121的程序，最后在QuartusII中进行了I2C总线主从模 .. [查看全文]

摘要 本文介绍了一种新的能够降低FPGA实际设计20％成本的综合算法。该算法通过减少复用器所需查找表（LUT）的数量来实现。算法以效率更高的4:1复用器替代2:1复用器树。算法性能关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。 1.引言 复 .. [查看全文]

液晶显示器(LCD)由于具有工作电压低、功耗低、体积小、显示信息量大、寿命长、不产生电磁辐射污染、可以显示复杂的文字及图形等优点，液晶显示器已被广泛应用于各种仪器仪表、电子设备及控制领域中，成为测量结果显示和人机对话的重要工具。液晶显示器按其功能可分为笔段式和点矩阵式液晶显示器，后者又可以分为字符点阵式 .. [查看全文]

第7章 电应力（Smoke）工具的使用 电子电路在工作过程中，常因某（些）个元器件承受的热电应力超出其安全工作条件，降低其可靠性，严重地导致冒烟烧毁。因此，“冒烟报警”提高电路工作的可靠性，对一些安全性要求较高的电路（网络）采用降额设计已纳入电子工程师视野。本章结合电路实例简介可靠性、降额设计的基 .. [查看全文]

1、 编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。 2、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中 3、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录 4、 .. [查看全文]

奇数次分频器 module count(out,clk,clr); parameter N=5; output out; input clk,clr; reg out1,out2; reg [N/2:0] count1,count2; always @(posedge clk or posedge clr ) if(clr) begin count1=0; out1=0; end elsebegin count1 = count1 + 1; if( count1 == ((N+1)/2)) out1 =!out1; else if (count1==N) begin out1=~out1; coun .. [查看全文]

--文件名：ADC0809.vhd --功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 --最后修改日期：2004.3.20 library ieee; use ieee.std_logic_1164.all; use ieee.std .. [查看全文]

内容未做证实，仅供参考。 1.hello.c文件内容 #include #include "veriuser.h" static PLI_INT32 hello() { printf("Hi there\n"); return 0; } s_tfcell veriusertfs[] = { {usertask, 0, 0, 0, hello, 0, "$hello"}, {0} /* last entry must be 0 */ }; 2.hello.v文件内容 module hello; initial begin $hello .. [查看全文]