下面是转的一个源码，俺没有细看，有兴趣的看看，讲讲如何 // author: Dandy Nee // mail:dandynee@yeah.net // module: HW KeyScan Module // version:0.1 // ************************** // all functions are provided as if okay // run at your own risk // ************************** // // problem:there is one keyva .. [查看全文]

可综合的Verilog FIFO存储器 This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is 4 and the FIFO width is 32 bits. The input/output p .. [查看全文]

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date:17:01:38 10/09/06 // Design Name: // Module Name:ppeifir // Project Name: // Target Device: // Tool versions: // Description:用Verilog编写的fir滤波器程 .. [查看全文]

锁存器 vhdl Library IEEE ; use IEEE.std_logic_1164.all ; ENTITY latchinf IS PORT ( enable, data : IN BIT; q : OUT BIT ); END latchinf; ARCHITECTURE maxpld OF latchinf IS BEGIN latch : PROCESS (enable, data) BEGIN IF (enable = '1') THEN q END IF; END PROCESS latch; END maxpld; [查看全文]

练习九.利用状态机的嵌套实现层次结构化设计 目的：１.运用主状态机与子状态机产生层次化的逻辑设计； ２.在结构化设计中灵活使用任务（task）结构。 在上一节，我们学习了如何使用状态机的实例。实际上，单个有限状态机控制整个逻辑电路的运转在实际设计中是不多见，往往是状态机套用状态机，从而形成树状的控制核心。这一点 .. [查看全文]

/*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后，可以产生一个 .. [查看全文]

SDRAM接口的VHDL设计 RAM（随机存取存储器?犑且恢衷诘缱酉低持杏τ霉惴旱钠骷?，通常用于数据和程序的缓存。随着半导体工业的发展，RAM获得了飞速的发展，从RAM、DRAM(Dynamic RAM，即动态RAM)发展到SDRAM(Synchronous Dynamic RAM，即同步动态RAM)，RAM的容量越来越大、速度越来越高，可以说存储器的容 .. [查看全文]

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]

交通灯控制器 /* 信号定义与说明： CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOU .. [查看全文]

一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

摘 要：集成电路设计越来越向系统级的方向发展,并且越来越强调模块化的设计。SPI(Serial Peripheral Bus)总线是Motorola公司提出的一个同步串行外设接口,容许CPU 与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点,介绍了其4条信号线,SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款 .. [查看全文]

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]