图 电梯控制器硬件系统示意图

电梯控制器主控电路Verilog HDL代码：

//电梯控制器

/*信号定义：

clk：时钟信号

d1,d2,d3,d4,d5,d6,d7,d8：楼层请求信号

o1,o2,o3,o4,o5,o6,o7,o8：楼层与请求信号状态显示

door：开门指示信号

fl：送数码管显示的当前楼层数

*/

module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,o1,o2,o3,o4,o5,o6,o7,o8,door,fl);

input clk,d1,d2,d3,d4,d5,d6,d7,d8;

output o1,o2,o3,o4,o5,o6,o7,o8,door,fl;

reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down;

reg[8:1] des;

reg[2:0] count;

reg[3:0] low,high,fl;

always@(posedge clk)

begin

//

if(d1)begin

des[1]<=1;if(low>1||low==4’b0000)low<=1;end

if(d2)begin

des[2]<=1;if(high<2&&{d3,d4,d5,d6,d7,d8}==6’b000000)high<=2;if((low>2||low==4’b0000)&&!d1)low<=1;end

if(d3)begin

des[3]<=1;if(high<3&&{d4,d5,d6,d7,d8}==5’b00000)high<=3;if((low>3||low==4’b0000)&&{d1,d2}==2’b00)low<=3;end

if(d4)begin

des[4]<=1;if(high<4&&{d5,d6,d7,d8}==4’b0000)high<=4;if((low>4||low==4’b0000)&&{d1,d2,d3}==3’b000)low<=4;end

if(d5)begin

des[5]<=1;if(high<5&&{d6,d7,d8}==3’b000)high<=5;if((low>5||low==4’b0000)&&{d1,d2,d3,d4}==4’b0000)low<=5;end

if(d6)begin

des[6]<=1;if(high<6&&{d7,d8}==2’b00)high<=6;if((low>6||low==4’b0000)&&{d1,d2,d3,d4,d5}==5’b00000)low<=6;end

if(d7)begin

des[7]<=1;if(high<7&&!d8)high<=7;if((low>7||low==4’b0000)&&{d1,d2,d3,d4,d5,d6}==6’b000000)low<=7;end

if(d8)begin des[8]<=1;if(high<8)high<=8;end

//

if({o1,o2,o3,o4,o5,o6,o7,o8}==8’b00000000)

begin

{o1,o2,o3,o4,o5,o6,o7,o8}<=8’b10000000;

fl<=1;

end

else if(count==3’b101)

begin

count<=0;

door<=0;

if(low==fl)

low<=4’b0000;

if(high==fl)

high<=4’b0000;

end

else if(count!=0)

begin

count<=count+1;

door<=1;

end

else if(o1&&des[1])

begin

count<=1;

des[1]<=0;

end

else if(o2&&des[2])

begin

count<=1;

des[2]<=0;

end

else if(o3&&des[3])

begin

count<=1;

des[3]<=0;

end

else if(o4&&des[4])

begin

count<=1;

des[4]<=0;

end

else if(o5&&des[5])

begin

count<=1;

des[5]<=0;

end

else if(o6&&des[6])

begin

count<=1;

des[6]<=0;

end

else if(o7&&des[7])

begin

count<=1;

des[7]<=0;

end

else if(o8&&des[8])

begin

count<=1;

des[8]<=0;

end

//

else if(up)

begin

if(fl

begin

{o1,o2,o3,o4,o5,o6,o7,o8}<={o1,o2,o3,o4,o5,o6,o7,o8}>>1;

fl<=fl+1;

end

else

begin

if(low!=4’b0000&&low

begin

if(high>fl&&high-fl

up<=1;

else

down<=1;

end

else if(high>fl)

up<=1;

end

//**************

end

end module

up<=0;

end

//

else if(down)

begin

if(fl>low&&low!=4’b0000)

begin

{o1,o2,o3,o4,o5,o6,o7,o8}<={o1,o2,o3,o4,o5,o6,o7,o8}<<1;

fl<=fl-1;

end

else

down<=0;

end

else

//**************