练习七. 在Verilog HDL中使用任务（task） 目的：掌握任务在结构化Verilog HDL设计中的应用。 仅有函数并不能完全满足Veirlog HDL中的运算需求。当我们希望能够将一些信号进行运算并输出多个结果时，采用函数结构就显得非常不方便，而任务结构在这方面的优势则十分突出。任务本身并不返回计算值，但是它通过类似C语言中形参与 .. [查看全文]

--功能:实现cpld与pc机通讯 --原理:模拟232的发送时序每次发送10bits,一个开始位,八个数据位,一个停止位. --波特率:9600bps --环境:cpld器件:epm7128stc100-10,外部1m 时钟,pc机端:串口调试助手. --操作:从串口调试助手中发送一个byte.cpld接收到信号再返回到串口调试助手. --本程序仅供学习,不得用与商业. --作者:sages .. [查看全文]

1 引言 由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(H .. [查看全文]

问题：在使用case语句建模组合逻辑的时候，综合工具提示会出现latch 原因：产生这个错误时候可以从下面三个方面检查： 1. 看看这个语句块的敏感列表是否完备，也就是是否所有的“输入”信号都位于敏感列表内； 2. case语句是否覆盖了所有可能的条件； 3. “输出”信号是否在每个分支上都进行了赋值操作； 例 .. [查看全文]

/*信号定义： clk：时钟信号，本例中其频率值为1Hz； decide：电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示 长话，“11”表示特话； dispmoney： 用来显示卡内余额，其单位为角，这里假定能显示的最大数额为50元（500角）； disptime：显示本次通话的时长； write,r .. [查看全文]

一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。 二：verilog语句结构到门级的映射 连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽 .. [查看全文]

摘要：综合问题是FPGA设计过程中的关键环节，综合的结果就是系统设计的硬件结构，决定了系统的性能.文章通过RTI 电路模型来分析代码风格对综合结果的影响，介绍了著名的DC综合器的综合约束模型.为FPGA设计者提供最佳的综合设计策略. 随着计算机技术和微电子技术的发展，ASIC(Application Specific Integrated Circuit，专用 .. [查看全文]

对双向端口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。 例子： CODE: module dual_port ( .... inout_pin, .... ); inout inout_pin; wire inout_pin; wire input_of_inout; wire output_of_inout; wire out_en; assign input_ .. [查看全文]

摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 0引言 全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合 .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 2 讲 构筑Verilog-HDL设计所需要的环境 2.1 进行Verilog-HDL设计需要什么样的环境？ 2.2 软件的获取与安装 2.3 下载电缆与目标板 2.4 目标板 2.5 结语 2.1 进行Verilog-HDL设计需要什么样的环境？ 2.1.1 硬件环境 要进行Verilog-HDL设计，首要的环境就是硬件环境。图1给出了进行Verilog .. [查看全文]

源文件作者：Clifford E. Cummings（Sunburst Design, Inc.）原标题：Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill! ATTN：所有括号内“外注”为理解方便或有疑问的地方，原文里并没有。所有翻译都是为遵循“共同进步”的理想但并没有去努力得到原作者的任何书面和其它方式 .. [查看全文]

1、IO口的问题。 在Candence的混合仿真好像对IO口的支持不是很好，我在使用的过程中是将IO口改为input口，再把电路中的output回路断开。模拟完成以后，看output回路中的信号，从而判断电路的out是否正常。至于Candence的混合仿真是不是支持IO 口，还要进一步的摸索。 2、verilog的作用。 在这次仿真过程中，我总结出了verilo .. [查看全文]