CRC码是线性分组码的一个重要子集，它是为了保证通信系统中的数据传输可靠性而采取的信道编码技术。CRC码除了具有分组码的线性外，还具有循环性，其码字结构一般用符号(n，k)表示，其中，n是该码组中的码元数，k是信息码位数，r=n-k是监督码元位数。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地 .. [查看全文]

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透 .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 8 讲 用Verilog-HDL做CPLD设计 时序逻辑电路的实现 8.1 闪烁灯的实现 8.2 流水灯的实现 8.3 可编程单脉冲发生器 在第七讲中，已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是：在任意时刻，电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则不同于它，其特点是：在任意 .. [查看全文]

近年来，DSP在SVPWM(空间矢量脉宽调制)控制领域得到了广泛应用。但是使用DSP单核心的控制方法仍然存在一些缺陷：基于软件的：DSP在实现SVPWM触发信号时需要较长的时钟周期；微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。针对以上问题，本文提出了一种利用FPGA实现的SVPWM信号发生器，系统结构如图1所示 .. [查看全文]

1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元 .. [查看全文]

本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。 在不远的将来，嵌入式系统设计师将能够根据哪个更有利于解决设 .. [查看全文]

这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软 .. [查看全文]

TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。本文介绍TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真，并分析仿真结果。 在对VHDL 源程序进行仿真时， 由于有的输入输出关系仅仅靠输入波形或编写testbench 中的信号输入是难以验证结果正确 .. [查看全文]

1 概述随着EDA 技术的进展，基于可编程 ASIC 的数字电子系统设计的完整方案越来越受到人们的重视，并且以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法，也正在快速地取代基于 PCB板的传统设计方式。 与利用微处理器(CPU 或MCU)来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不 .. [查看全文]

想出了一个半整数分频的VHDL语言描述 其实很多问题只要你耐心，也是比较容易的 写出来与大家共享，共同讨论，半整数分频当然还有其他的方法 我认为这种看起来蛮简单的 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity abc is port(clk:in std_logic; dout:out std_logic); end abc; architecture x .. [查看全文]

随着数字时代的到来，数字技术的应用已经渗透到了人类生活的各个方面。数字系统的发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Ｍｏｏｒｅ'ｓ Ｌａｗ）的预言也在集成电路的发展过程中被印证了，数字系统的设计理念和设计方法在这过程中发生了深刻的变化。从电子ＣＡＤ、电子ＣＡＥ到电子设计自动化（ＥＤＡ .. [查看全文]

练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有if…else和case…endcase两种结构，用法和C程序语言中类似。两者相 .. [查看全文]