TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。本文介绍TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真，并分析仿真结果。 在对VHDL 源程序进行仿真时， 由于有的输入输出关系仅仅靠输入波形或编写testbench 中的信号输入是难以验证结果正确 .. [查看全文]

摘要：555定时器作为应用广泛的一种数字一模拟混合集成电路，其原理分析比较复杂。作者在文中应用PSPICE对555定时器构成的施密特触发器、单稳态触发器和多谐振荡器的工作特性进行了仿真分析和研究，针对PSPICE 中555定时器构成的多谐振荡器不起振的问题提出了模拟振荡电路的有效起振方法，对电子电路的分析与设计具有一定 .. [查看全文]

对三根线进行串扰仿真，发现当victim nets 为high 时，如果aggressor net 为fall，则串扰比较小，如果aggressor net 为rise 时，串扰很大。同理当victim nets 为low 时，如果aggressor net 为rise，则串扰比较小，如果aggressor net 为fall 时，串扰很大。而且两者相差很大，实际上是不是这样的呢？那我们最终是不是要用大的那 .. [查看全文]

本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC-Verilog在最大效率下仿真一个设计和测试平台。 文中的命令行选项语法采用单步启动的方式（ncverilog +），这些选项也适合多步启动模式（ncvlog, ncelab, 或ncsim）。 安装最新发布的软件 首先确认你是否安 .. [查看全文]

元件名称中文名说明 7407驱动门 1N914二极管 74Ls00与非门 74LS04非门 74LS08与门 74LS390TTL 双十进制计数器 7SEG4针BCD-LED输出从0-9 对应于4根线的BCD码 7SEG3-8译码器电路BCD-7SEG转换电路 ALTERNATOR交流发电机 AMMETER-MILLImA安培计 AND与门 BATTERY电池/电池组 BUS总线 CAP电容 CAPACITOR电容器 CLO .. [查看全文]

/*特点是直接在Keil下仿真，切换到串口窗口就可以直接看到结果。 体验仿真步骤如下： 1、把3个帖子的内容分别保存为51t9py.c,51t9py_indexa.h,5py_mb.h，放在同一目录下，将51t9py.c加入工程编译 2、由于Keil的模拟串口是单字节显示，汉字显示为乱码，所以要加挂RICHWIN或RichView这种会重新刷新显示的中文平台，或手工刷 .. [查看全文]

1、 编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。 2、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中 3、 将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录 4、 .. [查看全文]

步骤一 绘出电路图、设置分析参数、存档及执行仿真 1、半导体元件均有其对应的仿真模型，所以我们可以根据自己的需求更改其模型型参数，以产生一个与元件有不一 样输入输出特性的二极管。首先新开一个项目D1N4002_1,然后如图1绘制电路图（也可以由D1N4002绘图页内复制 过来）。 图1 测量二极管V-I特性曲线的电路 2、然后用鼠 .. [查看全文]

ModelSim是Mentor Graphics出品的一款VHDL、Verilog、SystemC、SystemVerilog以及混合语言设计的仿真和验证工具。在ModelSim中，所有的设计（包括用户设计以及EDA工具预先提供的设计）必须编译成一个或多个仿真库。ModelSim的仿真库实际是一个目录，它可以看作是存储经过编译的设计单元的“仓库”。Mod .. [查看全文]

一、主要环境参数是 ： modelsim SE 6.1b+Quartus II 5.1 SP2 HDL 是verilog。 器件是Stratix II EP2S90F1020 采用两种方法设计ROM，ROM的容量是1000×2×16bit。因为需要COS 和SIN 两种数据。 第一种采用Altera 的LPM 生成ROM，ROM 的内容也是利用Quartus 生成hex 文件，之所以不采用mif 文件的原因是因为在modelsim不 .. [查看全文]

第一章 在Allegro 中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面 .. [查看全文]

怎样用modelsim做后仿（编译工具采用quatus） step1： 在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。 step2： 编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。 step3： 在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件 .. [查看全文]