一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Har .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 8 讲 用Verilog-HDL做CPLD设计 时序逻辑电路的实现 8.1 闪烁灯的实现 8.2 流水灯的实现 8.3 可编程单脉冲发生器 在第七讲中，已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是：在任意时刻，电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则不同于它，其特点是：在任意 .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 7 讲 用Verilog-HDL做CPLD设计 组合逻辑电路的实现 7.1 与非门的实现 7.2 2-1数据选择器的实现 7.3 2位二进制编码器的实现 7.4 1位数据比较器的实现 本讲中，我们通过由浅入深的实例来介绍组合逻辑电路在目标板上是如何实现的。 7.1 与非门的实现 首先，来实现一个用两个开关控制一个灯的 .. [查看全文]

一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师 .. [查看全文]

本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。 在不远的将来，嵌入式系统设计师将能够根据哪个更有利于解决设 .. [查看全文]

练习九.利用状态机的嵌套实现层次结构化设计 目的：１.运用主状态机与子状态机产生层次化的逻辑设计； ２.在结构化设计中灵活使用任务（task）结构。 在上一节，我们学习了如何使用状态机的实例。实际上，单个有限状态机控制整个逻辑电路的运转在实际设计中是不多见，往往是状态机套用状态机，从而形成树状的控制核心。这一点 .. [查看全文]

练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和 @(posedge clk)或 @(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。 // half_clk.v: module half_clk( .. [查看全文]

下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: //by - Newhand //in - Shanghai ZhangJiang //at - 20:39:41 2003-12-03 // using Mentor Graphics HDL Designer(TM) // ///////////////////////////////////////////////////////// .. [查看全文]

交通灯控制器 /* 信号定义与说明： CLK： 为同步时钟； EN： 使能信号，为1 的话，则控制器开始工作； LAMPA： 控制A 方向四盏灯的亮灭；其中，LAMPA0~LAMPA3，分别控制A 方向的 左拐灯、绿灯、黄灯和红灯； LAMPB： 控制B 方向四盏灯的亮灭；其中，LAMPB0 ~ LAMPB3，分别控制B 方向的 左拐灯、绿灯、黄灯和红灯； ACOU .. [查看全文]

下面是转的一个源码，俺没有细看，有兴趣的看看，讲讲如何 // author: Dandy Nee // mail:dandynee@yeah.net // module: HW KeyScan Module // version:0.1 // ************************** // all functions are provided as if okay // run at your own risk // ************************** // // problem:there is one keyva .. [查看全文]

`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date:17:01:38 10/09/06 // Design Name: // Module Name:ppeifir // Project Name: // Target Device: // Tool versions: // Description:用Verilog编写的fir滤波器程 .. [查看全文]

本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC-Verilog在最大效率下仿真一个设计和测试平台。 文中的命令行选项语法采用单步启动的方式（ncverilog +），这些选项也适合多步启动模式（ncvlog, ncelab, 或ncsim）。 安装最新发布的软件 首先确认你是否安 .. [查看全文]