摘要:介绍了采用STA (静态时序分析)对FPGA (现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。针对时序不满足的情况,提出了几种常用的促进时序收敛的方法。结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用。实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动 .. [查看全文]

我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题.对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小合适的芯片实现.对于后者,我们需要一个比较精确的预估,我们的设计能跑50M,100M 还是133M? 首先让我们先来看看Fmax 是如何计算出来的.图(1)是一个通用的模 .. [查看全文]

摘要 ：System Generator for DSP是Xilinx公司开发的基于Matlab的DSP开发工具?熗?时也是一个基于FPGA的信号处理建模和设计工具。文章介绍了在Matlab中使用System Generator for DSP实现FPGA硬件设计的方法，同时给出了一个应用实例。 关键词 ：Matlab；FPGA；System Generator；DSP 近年来，在数字通信、网络、视 .. [查看全文]

1．引言 DFT及其快速算法FFT是信号处理领域的核心组成部分。FFT算法多种多样，按数据组合方式不同一般分时域和频域，按数据抽取方式的不同又可分为基2，基4等。各算法的优缺点视不同的制约因素而不同。FFT的实现方法也多种多样，可以用软件实现，也可以用硬件实现，用软件在PC机或工作站上实现则计算速度很慢。一般多结合 .. [查看全文]

摘要：在反辐射导弹的雷达导引头中，信号跟踪器的实时性是影响系统性能的重要因素之一。介绍了利用高性能FPGA丰富的资源实现的多路脉冲重复频率跟踪器，它解决了在密集信号环境下信号跟踪的实时性问题，减小了系统体积。经过实验验证，其各项指标均达到了设计要求。 随着高科技的迅速发展，现代战争已经不仅是传统意义战场上 .. [查看全文]

摘要 本文介绍了一种新的能够降低FPGA实际设计20％成本的综合算法。该算法通过减少复用器所需查找表（LUT）的数量来实现。算法以效率更高的4:1复用器替代2:1复用器树。算法性能关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。 1.引言 复 .. [查看全文]

当前，越来越多的通信系统工作在很宽的频带上，对于保密和抗干扰有很高要求的某些无线通信更是如此，随着信号处理器件的处理速度越来越快，数据采样的速率也变得越来越高，在某些电子信息领域，要求处理的频带要尽可能的宽、动态范围要尽可能的大，以便得到更宽的频率搜索范围，获取更多的信息量。因此，通信系统对信号处理 .. [查看全文]

摘要 ：首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 1、异步FIFO介绍 在现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口 .. [查看全文]

当设计者试图从算法中获得最佳性能但软件方法已无计可施时，可以尝试通过硬件/软件重新划分来进行加速。FPGA易于实现软件模块和硬件模块的相互交换，且不必改变处理器或进行板级变动。本文阐述如何用FPGA来实现算法的硬件加速。 如果想从代码中获得最佳性能，方法包括优化算法、使用查找表而不是算法、将一切都转换为本地 .. [查看全文]

1 、引言 数控振荡器是数字通讯中调制解调单元必不可少的部分，同时也是各种数字频率合成器和数字信号发生器的核心。随着数字通信技术的发展，对传送数据的精度和速率要求越来越高。如何得到可数控的高精度的高频载波信号是实现高速数字通信系统必须解决的问题，可编程逻辑器件和大容量存储器的发展为这一问题的解决带来了曙光 .. [查看全文]

FPGA实现信号延时的方法汇总： 1、门延时数量级的延时（几个ns），可用逻辑门来完成，但告诉综合器不要将其优化掉（不精确，误差大，常常不被推荐）。比如用两个非门(用constraint 来告诉synthesizer 不要综合掉这些逻辑)。 2、使用delay cell，lcell。 3、采用更快的时钟，通过计数器来实现,对于比较小的延时,用两个DFF 级联就 .. [查看全文]

摘要：以I2C总线协议为根据。用有限状态机(FSM:Finite State Machine)设计了基于FPGA的I2C初始化程序模块。主要内容包括简述I2C总线的特点；介绍用FPGA中FSM开发I2C总线模块时的设计思想和实现过程；给出并解释了部分用Verilog HDL描述I2C总线初始化SAA7111和SAA7121的程序，最后在QuartusII中进行了I2C总线主从模 .. [查看全文]