目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 .. [查看全文]

本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs DCM主要功能 1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。 2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。 3. 相移：DCM还可以实现对输入时钟的相移输出，这个 .. [查看全文]

看Xilinx的Datasheet会注意到Xilinx的FPGA没有PLL，其实DCM就是时间管理单元。 ----------------------------------------------------- DCM概述 DCM内部是DLL(Delay Lock Loop(?)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT（相移）,可以从0变到255。所以我们可以假设内部结 .. [查看全文]