[提问] 在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？ [解答] 信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠 .. [查看全文]

随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 如上图所示： 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或 .. [查看全文]

当信号的上升/下降沿时间 对于数字电路，关键是看信号的边沿陡峭程度，即信号的上升、下降时间，按照一本非常经典的书《High Speed Digtal Design>的理论,信号从10%上升到90%的时间小于6倍导线延时,就是高速信号! 即使8KHz的方波信号,只要边沿足够陡峭,一样是高速信号,在布线时需要使用传输线理论 [查看全文]

高速电路”已经成为当今电子工程师们经常提及的一个名词，但究竟什么是高速电路？这的确是一个“熟悉”而又“模糊”的概念。而事实上，业界对高速电路并没有一个统一的定义，通常对高速电路的界定有以下多种看法：有人认为，如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个 .. [查看全文]