在VHDL的表述逻辑的PROCESS中,如果一个信号被条件调用或者,有信号在付值语句右侧出现,而这些信号又没有在敏感表中,则输出信号会形成 LATCH.对输入信号很多的逻辑最好不要用process表达,而用When...ELSE 或With...select等其他. 另外还有其他情况也可以生成latch.下面是一个例子. ... signal A : std_logic_vector( 3 do .. [查看全文]

--8位总线收发器：74245 vhdl -- Octal Bus Transceiver -- This example shows the use of the high impedance literal 'Z' provided by std_logic. -- The aggregate '(others => 'Z')' means all of the bits of B must be forced to 'Z'. -- Ports A and B must be resolved for this model to work correctly (hence std_lo .. [查看全文]

1ISE 软件的运行及ModelSim 的配置 2创建一个新工程 3创建一个VHDL源文件框架 4利用计数器模板向导生成设计 *5仿真 6创建Testbench波形源文件 7设置输入仿真波形 *8调用ModelSim 进行仿真简介 9调用ModelSim 进行行为仿真（Simulate Behavioral Model） 10转换后仿真（Simulate Pose-Translate VHDL Model） 11调用ModelSim .. [查看全文]

--三人表决器（三种不同的描述方式） vhdl -- Three-input Majority Voter -- The entity declaration is followed by three alternative architectures which achieve the same functionality in different ways. ENTITY maj IS PORT(a,b,c : IN BIT; m : OUT BIT); END maj; --Dataflow style architecture ARCHITECTURE c .. [查看全文]

引言 在数字计算中，加、减、乘、除运算经常使用。在FPGA中，有加、减、乘、除的算法指令，但除法中除数必须为2的幂，因此无法实现除数为任意数的除法;而二进制除法算法中包含了减法、乘法、数的分解与合成、试商的判断等多种操作过程。因此，除法运算过程非常复杂，用VHDL编写除法运算很难实现。因此，作者根据二进制乘法 .. [查看全文]

现代化生产和科学研究对图像采集系统的要求日益提高。传统的图像采集卡速度慢、处理功能简单，不能很好地满足特殊要求，因此，我们构建了高速图像采集系统。它主要包括图像采集模块、图像低级处理模块以及总线接口模块等。这些模块是在FPGA中利用VHDL编程实现的。高速图像采集系统主要用于视觉检测。视觉检测中图像处理的 .. [查看全文]

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摘要： 简述了I2C总线的特点；介绍了开发FPGA时I2C总线模块的设计思想；给出并解释了用Verilog HDL实现部分I2C总线功能的程序，以及I2C总线主从模式下的仿真时序图。 关键词： I2C总线 FPGA Verilog HDL 时序 开发FPGA时，利用EDA工具设计芯片实现系统功能已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发 .. [查看全文]

过去见过不少新手在这方面出错，而且查不出原因，感觉有必要给大家提个醒。 Verilog中moduel的接口类型主要有in、out和inout三种，出错的主要在in和out的定义上。常常我们把接口定义成wire或reg两种数据类型，而出错的主要原因在于不少新手不知道reg类型的含义。 强调一下，定义为reg类型的数据，其描述的是一个register的输 .. [查看全文]

规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。 规则 #2: 建立latch模型时，采用非阻塞赋值语句。 规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。 规则 #4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。 规则 #5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。 规则 #6: 同一个变 .. [查看全文]

VHDL语言是IEEE工业标准硬件描述语言,它具有很强的行为描述能力,具有支持大规模设计的分解和已有设计的再利用功能．与原理图输入方式相比较,用语言的方式描述硬件电路,更容易修改和保存． 因此,目前VHDL在电路设计中得到了广泛应用． 由于VHDL包含的语句非常丰富,初学者不容易快速掌握,在使用时容易出现这样或那样的问题 .. [查看全文]

本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计时器所有的控制和定时功能，其体积小，携带方便。 计时器的设计功能： （1）精度应大于1/100s （2）计时器的最长计时时间为1小时 在一般的短时间计时应用中，1小时应该 .. [查看全文]