--文件名：ADC0809.vhd --功能：基于VHDL语言，实现对ADC0809简单控制 --说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系 --统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。 --最后修改日期：2004.3.20 library ieee; use ieee.std_logic_1164.all; use ieee.std .. [查看全文]

CRC码是线性分组码的一个重要子集，它是为了保证通信系统中的数据传输可靠性而采取的信道编码技术。CRC码除了具有分组码的线性外，还具有循环性，其码字结构一般用符号(n，k)表示，其中，n是该码组中的码元数，k是信息码位数，r=n-k是监督码元位数。循环码具有许多特殊的代数性质，这些性质有助于按照要求的纠错能力系统地 .. [查看全文]

1 概述随着EDA 技术的进展，基于可编程 ASIC 的数字电子系统设计的完整方案越来越受到人们的重视，并且以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法，也正在快速地取代基于 PCB板的传统设计方式。 与利用微处理器(CPU 或MCU)来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不 .. [查看全文]

摘要：近几年嵌入式Internet开始迅猛发展，但绝大多数嵌入式Internet都使用微控制器和相应的软件来实现。本文介绍一种基于硬件来实现嵌入式Web Server的方案。该方案的核心思想是用VHDL语言来设计实现，并且用FPGA进行验证。 关键词：VHDL Internet协议 控制信息协议 数据报 最近几年随着Internet应用的迅猛发展，Intern .. [查看全文]

摘要：以三个单片机组成的系统为例介绍一种单片机多机冗余容错设计。阐述设计中关键的时钟同步技术和总线仲裁方法，给出控制模块的VHDL语言描述。 本文提出一种表决式单片机多机冗余设计方案。该方案不同于中央系统的多机冗余设计。大规模系统冗余大多采用完善而复杂的机间通讯协议实现系统重构，不太注重系统的实时性。本方 .. [查看全文]

摘要: 在FPGA(现场可编程门阵列)的使用中,要将VHDL(甚高速集成电路硬件描述语言)编写的程序配置到EAB(嵌入式阵列块)单元中,会遇到许多问题,配置很难成功。根据配置EAB的经验,详细介绍了正确配置EAB的方法。 1、引言 FLEX10K器件是工业界第一个嵌入式的PLD(可编程逻辑器件),由于其具有高密度、低成本、低功率等特点,成 .. [查看全文]

LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL; USE IEEE.std_logic_arith.ALL; ENTITY step_motor IS PORT( f, p, d: INSTD_LOGIC:='0'; speed : inSTD_LOGIC_VECTOR(1 downto 0); coil : OUTSTD_LOGIC_VECTOR(3 downto 0) ); END step_motor; ARCHITECTURE behavior OF s .. [查看全文]

在同一块电路板上，由于信号线的走线过长而产生的高频毛刺我们可以通过在接近输入端串联一个100欧左右的电阻来滤除。但是对于板外信号，或者板内其他干扰造成较大的抖动时只好采用积分电路来滤波，即串一个电阻还要并一个电容接地。 同样在VHDL中我们可以采用类似的办法，对于小于触发器建立时间的毛刺可以用时钟打一下实现 .. [查看全文]

摘 要 ：从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因，并提出了相应的解决方法。 近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级 .. [查看全文]

想出了一个半整数分频的VHDL语言描述 其实很多问题只要你耐心，也是比较容易的 写出来与大家共享，共同讨论，半整数分频当然还有其他的方法 我认为这种看起来蛮简单的 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity abc is port(clk:in std_logic; dout:out std_logic); end abc; architecture x .. [查看全文]

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。 LIBRARYIEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE .. [查看全文]

当前数字电路系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。利用大规模可编程逻辑器件CPLD(Complex Programmable Logic Device)进行ASIC设计,可以直接面向用户需求,根据对系统的功能要求自上而下地逐层完成相应的描述、综合、优化、仿真与验证,直到生成元器件。目前,系统级的仿真工具也已出现.这样可以大 .. [查看全文]