1、IO口的问题。 在Candence的混合仿真好像对IO口的支持不是很好，我在使用的过程中是将IO口改为input口，再把电路中的output回路断开。模拟完成以后，看output回路中的信号，从而判断电路的out是否正常。至于Candence的混合仿真是不是支持IO 口，还要进一步的摸索。 2、verilog的作用。 在这次仿真过程中，我总结出了verilo .. [查看全文]

摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的DesignCompiler和VCS对其进行综合、仿真。 对基于单体存储器的FIFO,作为一种数据 .. [查看全文]

---------------------------------------------------------------- -- -- Copyright (c) 1992,1993,1994, Exemplar Logic Inc. All rights reserved. -- ---------------------------------------------------------------- -- -- This design implements a UART. -- -- --Version 1.1 : Original Creation --Versi .. [查看全文]

练习十. 通过模块之间的调用实现自顶向下的设计 目的：学习状态机的嵌套使用实现层次化、结构化设计。 现代硬件系统的设计过程与软件系统的开发相似，设计一个大规模的集成电路的往往由模块多层次的引用和组合构成。层次化、结构化的设计过程，能使复杂的系统容易控制和调试。 在Verilog HDL中，上层模块引用下层模块与C语言中 .. [查看全文]

昨天在论坛上看到有人帖出了他写的并串转换VHDL代码，但是他自己说有问题，但是不知道怎么改。我大概看了一下，发现思路还是比较乱的。于是就写下了我自己的并串转换代码。这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的，尤其在通信线路方面的复用和分解方面，原理上就是一 .. [查看全文]

1　概述 目前, 可编程逻辑器件(PLD) 的密度、速度和I/O 接口已经可以满足大多数的数字ASIC 的设计要求, 因而得到了越来越广泛的使用. 同时, 所涉及的门数已经从几百门增加到几十万门, 使得原先设计所使用的逻辑图输入、真值表和卡诺图的设计方法已经远远不能满足数字系统的复杂性要求. 采用硬件描述语言(Hardware Descriptio .. [查看全文]

Verilog-HDL与CPLD/FPGA设计应用讲座 第 6讲 用Verilog-HDL做CPLD设计 目标板的设计和下载软件的使用 6.1 目标板的制作 6.2 一个最简单的设计 6.3 一个最简单设计的实现--下载实例 6.1 目标板的制作 学习了Verilog-HDL的基本概念，并用其仿真环境Modelsim XE对基本逻辑电路进行仿真后，如果希望在硬件上实现所设计的电路功能 .. [查看全文]

之前探讨过PS/2键盘编解码以及数据传输协议，这次自己动手实现了利用FPGA接收键盘编码，然后通过串口传输到PC。做的比较简单，只是通过FPGA把大写字母A-Z转换成相应的ASCII码，只要字母按键被按下，就能在串口调试助手里显示相应大写字母。下面就共享代码吧！ 除了顶层模块，三个底层模块分别为PS/2传输处理模块、串口传 .. [查看全文]

1.Verilog和Ncverilog命令使用库文件或库目录 ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v//一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索 使用库文件或库目录,只编译需要的模块而不必全部编译 2.Verilog Testbench信号记录的系统任务: 1). SHM数据库可以记录在设计仿真过程中信号的变化. .. [查看全文]

通用寄存器 vhdl -- Universal Register -- This design is a universal register which can be used as a straightforward storage register, a bi-directional shift register, an up counter and a down counter. -- The register can be loaded from a set of parallel data inputs and the mode is controlled by a 3-bit input. -- .. [查看全文]

因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module. 比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register, 如果是，它的clock是什么? D端是什么？Q端是什么？有没有清零和置位？同步还是异步？再比如上面 .. [查看全文]

-- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 --PC机上安装一个串口调试工具来验证程序的功能。 -- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 --制器，10个bit是1位起始位，8个数据位，1个结束 --位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 --现相应的波特率。程 .. [查看全文]